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PCB設(shè)計中的ESD抑止

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PCB設(shè)計中的ESD抑止

yongaixue創(chuàng)建于2011-09-08 最后編輯: 2011-09-08 09:24 3,545閱讀
PCB設(shè)計中的ESD抑止
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PCB抗ESD設(shè)計規(guī)則:ESD(靜電放電)是危害電子產(chǎn)品的潛在因素，在PCB設(shè)計中可以比較直接的避免ESD危害。本文先從ESD產(chǎn)生的機理說起，然后介紹了如何在PCB設(shè)計中通..
  • 作者: xkly
  • 2008-10-13
  • 格式: PDF
PCB以及ESD設(shè)計準則 3p
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  • 作者: kge1
  • 2009-09-26
  • 格式: PDF
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