Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言,適合算法級,寄存器級,邏輯級,門級和版圖級等各個層次的設(shè)計和描述。設(shè)計人員通過計算機對HDL語言進行邏輯仿真和邏輯綜合,方便高效地設(shè)計數(shù)字電路及其產(chǎn)品。