Verilog 學(xué)習(xí)
fighthc創(chuàng)建于2013-04-22
最后編輯: 2013-04-22 16:26
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學(xué)習(xí)Verilog HDL的資料，希望對大家有用
共 3 個文檔
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verilog HDL基礎(chǔ)語法入門課件
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本文是安徽省創(chuàng)睿軟件有限公司編寫的HDL基礎(chǔ)語法入門課件，主要介紹HDL語言和仿真工具；verilog HDL語法應(yīng)用等。
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作者:
書香漫屋
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2011-01-18
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格式: PDF
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67p
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Verilog HDL使用簡介
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什么是Verilog HDL?
Verilog HDL vs. VHDL
Verilog HDL語法
設(shè)計描述層次
設(shè)計的測試與驗證
可綜合的設(shè)計
有限狀態(tài)機（FSM)
一個除法器的設(shè)計實例
常用..
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作者:
阿林
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2008-10-08
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格式: PPT
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53p
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Verilog HDL硬件描述語言
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Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言,適合算法級,寄存器級,邏輯級,門級和版圖級等各個層次的設(shè)計和描述。設(shè)計人員通過計算機對HDL語言進(jìn)行邏輯仿真和邏輯綜合..
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